专题

实验报告与可复现证据

电路、仪器、Vivado、仿真脚本和报告材料的整理记录。

波形 参数 报告
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模拟电路实验也该整理成可复现实验仓库

把实验笔记、HSPICE/LTspice 网表、仿真结果和报告素材放在一起,课程结束后仍可查阅。

2026-05-29 实验 开始阅读

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三步读完这个专题

  1. 1 模拟电路实验也该整理成可复现实验仓库 把实验笔记、HSPICE/LTspice 网表、仿真结果和报告素材放在一起,课程结束后仍可查阅。
  2. 2 写模拟电路实验报告前,我把材料理了一遍 网表、波形和调参记录整理好以后,再写 DOCX 会省事很多,后面改报告时也不容易前后打架。
  3. 3 仿真跑不出来时,我现在会查工具链 HSPICE、LTspice 没结果,不一定是电路错了。我会看许可证、日志、网表和分析类型。
实验 GitLaughs/analog-circuit-labs
模拟电路实验也该整理成可复现实验仓库
把实验笔记、HSPICE/LTspice 网表、仿真结果和报告素材放在一起,课程结束后仍可查阅。
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实验 analogexp/report-workflow
写模拟电路实验报告前,我把材料理了一遍
网表、波形和调参记录整理好以后,再写 DOCX 会省事很多,后面改报告时也不容易前后打架。
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实验 analogexp/simulation-troubleshooting
仿真跑不出来时,我现在会查工具链
HSPICE、LTspice 没结果,不一定是电路错了。我会看许可证、日志、网表和分析类型。
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电路仿真失败排查流程示意图
课程 digital-ic-layout-course/local-report-evidence
数字 IC 版图作业最后别只剩截图
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实验 analogexp/state-variable-filter
重画 LTspice 状态变量滤波器原理图
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课程 GitLaughs/Verilogexp
写 Verilog 数字钟时,我把模块拆开了
24 小时计时、数码管扫描、校时、整点报时和跑表都塞进顶层 always,后面会很难改。
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实验 analog-lab-prelab-materials
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聊天里跑仿真:把请求收敛为本地任务包
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状态变量滤波器实验:我差点把峰值当成通带增益
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数字系统实验多了以后,顶层最容易乱
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多个 Verilog 实验模块通过独热选择进入同一套板卡外设的顶层集成示意图
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